您好的团队：
我的客户报告说、TPS53355有两个器件无法正常输出30A、仅输出21A。 但是、如果输入电压增加、输出电流能力也会增加。
异常电路板的情况如下：
1.5.5V 输入、1V 输出、估计约为21A。
2.7.5V 输入、1V 输出、估计约为27A。
但正常电路板、5.5V 输入、1V 输出、大约为27A。
我们尝试的实验：
正常输入大约为5.4V。 如果输入电压升高到大约6V、则其他条件保持不变、输出负载电流可增加约4A。
2. 第一块异常板增加了一个200uF 的输入电容、第二块异常板增加了300uF、其他条件保持不变、输出负载电流可以增加大约3A。
基本检查：
1.无虚拟焊接，无 虚假焊接。
2.使用风扇冷却。不会过热。
按附件的方式进行 Sch 上传。
您能帮您回顾一下这个 SCH 吗？ 并确认上述2实验为何可以提高负载 能力 ？
提前通知 Tks。
您好、Tomoya：
Tks 如您所述、只需与客户合作检查更多详细信息和波形、即可获得您的意见。 我随函附上了以下文件：
我可以分享更多详细信息：
VDD 与 VIN 一起连接、我在加载28A 时检查 VDD/Vin、最小值仅为3.2V。VDD 波形与 VREG 波形相同。
3.2V < 4.5V 的 VDD 阈值、因此 VREG 将工作
然后 Vmode 也在跳跃、软启动时间将上升和下降
VREG 为内部逻辑控制供电时 、输出将工作
5、输出电压似乎会将 PWM 回流到输入电压。
6.如果使用 示波器检测 VFB，负载变为正常，如果可能与探头2-10pF 有关，
7、我将 RTrip 设置为240K 作为最大值、 但仍在改进、
因此，我认为逻辑如下所示：
1.负载增加到28A --> Vout 跳转-->内部弱隔离-->噪声回流到 VIN->VDD <4.5V --> VREG 工作正常-->
LL 工作开关-->输出电压跳转
根据上述实验、您有什么建议吗？
您好、Tomoya：
Tks 供您发表评论。
当我与客户进行检查并进行以下实验时：(单独的电源 VDD)、问题未消失。
[引用 userid="491193" URL"~/support/power-management-group/power-management/f/power-manageming-forum/1118576/tps53355-loading-city-confirmation/4152486#4152486"]要确认导致问题的 VDD，您可以单独提供 VDD，并查看问题是否消失。
绿色是 PIN19 (VDD)，黄色是 PIN18 (Vreg)，正如我们可以看到的，VDD 高于4.5V，但纹波很小。
但 VREG 输出具有1.67Khz 纹波。您是否看到了这种现象？ 或者我们可以检查的任何实验吗？ 提前通知 Tks。
附加了 VDD=7V 的波形。其他参数不变。 并出现相同的问题。
您好、Tomoya：
将 VLL 和 VREG 的波形与 VREG 电容的50V 1uF 电容连接在一起、似乎没有任何变化。
绿色为 PIN6/7/8/9/10/11 (VLL)、 黄色为 PIN18 (VREG)。
`s 我们可以为 VREG 提供5V 电压并悬空 VDD、这是我们希望在内部使用稳定电源并检查它是否是 LDO 部分的问题。
您好、Tomoya：
TKS、以供您确认。 我要这个 tmw。
此外、我今天还对异常板的客户进行了一些额外的测试。
1.9V 输入 VDD、可加载18A。
2.7V 输入 电压 VDD、可加载27A。
输入 电压为6V 时、它可以加载23A。
4.5.4V 输入电压 VDD、可加载20A。
5. 使用具有最大33~34A 负载的 OK 板检查，LL 波形与下面的绿色波形相同，但 Vreg 保持稳定。
[引用 userid="515753" URL"~/support/power-management-group/power-management/f/power-management-forum/1118576/tps53355-loading-ability -confirmation/4156005#4156005"]将 VLL 和 VREG 的波形与 VREG 电容的50V 1uF 电容连接在一起、似乎没有任何变化。
根据这些实验、我认为内部 LDO 晶圆可能存在问题。
不同的 Vin 可能会影响 LDO 的效率、这种现象也与 LDO 的特性一致。但请检查 VDD 和 Vreg 的阻抗、大致与0.469V~0.55V 的 OK 相同。
那么、我认为 LDO 晶圆的负载能力、在 FA 之前是否进行过任何检查？
无论如何、Vreg 的外部5V 电压可能有助于我们 解决 LDO 问题。
您好、Tomoya：
我们发现两个器件存在此问题。 但由于 SCH、VIN 直接与 VDD 连接、因此需要切断 VREG 的5V 电源布局、因此我们仍在考虑。
但是、只是想向您确认 、如果 VREG 上的5V 外部电压解决了该问题、该问题与布局问题有关吗？ 您是否会共享您的逻辑？
正如我所看到的、VDD-VREG 是一个具有内部使能功能的简单 LDO 输入和输出。如果单独的 VDD 无法修复并且 VREG 上的外部5V 能够修复、我认为这可能是内部 LDO 的问题。
另一件需要检查的事情是 UVLO 逻辑。
1.如果 VDD 高于4.5V，VREG 应照常输出5V。为什么我们需要在此 UVLO 功能中检查稳定电压？ 如果存在任何情况、VREG 将下降到阈值？以下
2.我认为如果 VDDOK 检测到 UVLO 的 VDD 电压更合理。
下面是适用于您的基准的负载瞬态波形。
测试条件：1Vout，0-20A 负载瞬态。 LL 为绿色、Vout 为黄色。
您好、Tomoya：
Tks 供您发表评论。
今天、我们更换了器件、发现问题出在故障材料上。 新插座可以在同一电路板上正常工作。
但我将故障材料放入正常电路板、负载能力高达25A、以前仅为22A、所以我认为布局可能也会产生影响。
在我附加布局时，您能帮助查看它吗？ 提前预订！
您好、Allen、
我注意到 VREG 迹线正位于 LL 节点平面的正下方。 如果内部 GND 平面之间用于屏蔽并与 LL 节点隔离、则这种情况是正常的。
此外、布局不遵循数据表中的以下建议：
您好、Tomoya：
感谢您的分享。 但我仍然想知道我们是否不遵循布局、是否有任何测试来确定它是否由不合理的布局引起？
当我们测试波特 图时，我认为它仍然显示良好。
1.EVM 电路板：
2.客户设备1：
3.客户设备2：
