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在输入开始出现时、如何计算 U1引脚1上的电压？ Thiis 部分原理图是从您的参考电路 PMP20745复制的。
您好、Genie、
感谢您使用 E2E 论坛、我有点困惑您能否详细说明您的问题？ 您是不是说如何在启动时计算 Vin？
BR、
Haroon
您好、Haroon、
是的、我想知道如何在启动时计算 U1引脚1上的电压。 即 、我可以理解原理图包含 R1、R2、R3、R4、R5、 R6、R106、R121、REN、C121、 D1、D2、Q100、Q101。
此致、
网件精灵
我想您可以在 PSpice 中对此进行仿真并从中进行检查、我是否知道您为什么要计算此电压？ 在测试报告中、您可以看到显示此电压行为的启动波形。
我想从设计的角度深入了解这个电路、而不仅仅是借助 PSpice 进行答复。
我下周将向您提供有关此方面的更多信息、请允许我3到4天。
谢谢你
我现在仍期待着你的答复，谢谢。
FET Q100的工作方式与 LDO 类似、可将输入电压从电源电压下调至~ 15V (来自 D1)+来自 Q100的 V_GS。
这用于本参考设计中的输入 VIN_HV 可能高于 LM5022允许的电源电压。
我相信、作为起点、您将能够计算输入设计。
请注意：R4、R5、R6 R121、C121 Q101不会在很大程度上影响 LM5022的 VIN 电压。
Stefan
您好 Stefan、
您是否有公式来详细说明您的解释？ 谢谢你。
很抱歉,我现在也没有准备好这项工作。
1. LM5022的 VIN 是否等于 ~ 15V (来自 D1) -来自 Q100的 V_GS、但不等于 ~ 15V (来自 D1)+来自 Q100的 V_GS？
2. Q101的功能是什么？ 根据您的状态、FET Q100 的工作方式与 LDO 类似、可降低输入电压、Q101似乎是冗余的。
R106和 REN 的功能是什么？
1.你在这里的位置完全正确-很好的收获-谢谢。
2.这会生成 UVLO 输入信号-此电路实现可防止 UVLO 上的信号高于 VIN 上的信号。
3. Ren 是 UVLO 的下拉电阻-因此当未通过 Q101启用时可设置适当的0V。
R106将接受部分电压、因为 FET 的额定电压仅为100V、但输入电压可高达400V。
另请参阅 PMP20745的报告(第5.1章)中的启动范围图
问题2：当 VIN_HV 降至哪个级别时、将触发 UVLO？ 如何计算？
问题3：当 VIN_HV 为400V 时、R106将需要多大的电压？ 如何计算？
2. UVLO 阈值= 1.25V (LM5022数据表) + 晶体管的电压= 1.95V =>如果晶体管 B 的电压大于1.95V、则开始
->注意：如果需要、请还考虑最小和最大电平以及迟滞。
3. u = R * I => R = 2.49k I = 3.5mA (LM5022数据表) + VIN/REN
问题3：根据您的公式、这是否意味着 Q101的 VCE 为0V？
否、 一般情况并非如此。 这取决于电源电压、因为 Q101需要获取剩余电压。
如果 Q101的 VCE 不是0V、我是否可以说流经的电流等于(VD2 - 是晶体管的电压)/REN？
抱歉、混合 Q101和 Q100 -我始终需要向上滚动到第一条消息以查看工程图、并且该线程已经很长了。
因此、一旦启用、Q101的 VCE 上的电压可被视为0V。
我很困惑。
1. LM5022的 VIN 等于 ~ 15V (来自 D1) -来自 Q100的 V_GS。
2. Q101的 VCE 可被视为0V (根据您上次的回复)。 因此、Q101的 Ve 等于 ~ 15V (来自 D1) -来自 Q100的 V_GS。
3. Q101的基极电压为5.1V
将1、2组合在一起、如何打开 Q101？
流经 REN 的最大电流为5.1V- V_be / REN =~ 200uA ->、因此不是主要影响因素。
最大电流将处于最大输入电压。 在这种情况下、Q101的 V_B 将通过 D2为5.1V。
由于我们没有收到您的回复、我希望答案足够、或者您自己解决了您的问题。 我现在将关闭此主题。 如果我的假设是错误的、请在下面发布或创建一个新的主题、如果这个主题已经被锁定。
此致、 Brigitte
