[参考译文] UCC27714：N 沟道米勒升压

您好 BP101、

从先前文章中的许多行为描述以及与驱动能力低得多的其他驱动器的比较来看、考虑功率 MOSFET 动态行为和布局的特定应用 可能更适合较低的驱动电流。

在许多情况下、更改栅极驱动电阻以降低驱动电流并降低开关速度可实现所需的结果。 我不知道所测试的其他器件的详细信息、无法详细说明所产生的等效驱动电路的差异、但还有其他注意事项。 需要考虑栅极驱动网络的等效电阻以及电流能力。 例如、如果您的驱动器具有相对较低的内部驱动器器件电阻、但只能具有较低的驱动电流、 并使用外部栅极电阻替代高驱动电流驱动器以实现相同的电流、最终栅极驱动总网络电阻可能更高。 这可能会导致 MOSFET 栅极上的 dV/dt 米勒电荷产生更大的感应电压、该电压会施加在更高的栅极电阻上。 关于驱动器输出的 dV/dt、当不驱动至驱动器的输出电流限制时、某些器件的驱动器输出压摆率高于其他器件。 与 UCC27714相比、被比较的其他器件可能具有适度的驱动压摆率能力。 较高的压摆率将导致栅极驱动电流环路寄生效应中的峰值电压更高。

UCC27714驱动器去年交付了超过1M 种器件、用于各种电源转换和电机驱动应用、因此在许多情况下性能可满足客户需求。

TI 确实拥有 电流较低的600V 半桥驱动器 UCC27710、它可能更适合您的应用。

此致、

Richard Herring

[引用用户="Richard Herring"] UCC27714 驱动器去年交付了超过1M 种器件、用于各种电源转换和电机驱动应用、因此在许多情况下的性能可满足客户需求

我想说的是、大部分人仍然坐在仓库货架上、但从来没有见过光照。

[引用用户="Richard Herring"]这可能会导致 MOSFET 栅极上的 dV/dt 米勒电荷引起更大的感应电压、该电压会施加在较高的栅极电阻上[/引用]

我认为您缺少的点栅极驱动电流与特定 MOSFET 的总 QG NC 相对应、并且在驱动并联器件时需要更大的驱动电流。  在我们的案例中、 无论选择的栅极驱动电阻相对于 总 QG 是多少、单个 MOSFET 在 PWM 运行的任何时候都被过驱。 实际上、UCC 在驱动甚至2.5安培的栅极电阻(非短接< 10us PW)时会快速损坏 HO-HS 结。 栅极 QG 不应短接 HO-HS 结 、因为 它在任一方向的灌电流/拉电流远低于2.5安培、但确实如此。  当  HO-HS 在 PWM <10MHz 且脉冲为25us、非短路条件下短路时、数据表如何声称 IGPK +/-4安培？ 40kHz PWM 梯形波再次形成立即短接的 HO-HS、导通电阻为130欧姆、  关断栅极为51欧姆。 4安培栅极驱动器如何实现这一点？  

很明显、MOSFET 栅极开关的上升时间越短越好、因为即使在 Infineon 的 OPTIMOS-FD 中、它也会导致过多的 dv/dt、并且 Qrr 比典型的行业 NFETS 提高了40%、 因此运行温度更低10*C。  

[引用用户="Richard Herring"] TI 确实有 一个电流较低的600V 半桥驱动器 UCC27710，它可能更适合您的应用[/引用]

 我们需要并联 MOSFET 的安全电流裕度、但 无法通过较低的 QG 设置获得可接受的结果。   10µs 栅极驱动器600V 驱动电压、350mA 拉电流、650mA 灌电流(小于1 μ A PW 短接)、在  单个驱动器上具有120 Ω 栅极导通和60 Ω 栅极关断功能从不短接 HO-HS。  Qrr (dv/dt)也不像 UCC 那样影响 LO 侧 MOSFET 漏极>-10V 或 HO 侧源极瞬态。 UCC 应根据灌电流/拉电流需求动态调整 HO 侧内部图腾柱上的偏置驱动、但不会。 HO/LO 升压 NCHAN 超过驱动 至米勒平坦区 、进入 Qrr 带隙、即使使用非常快的 TRR、完全 缓冲反 电动势 (AKA 同步整流)的时间也不够。  我们认为这是勘误表、 应在后续版本的 UCC 设计中进行更正。 TI 基准测试 可能也 揭示了在 UCC 中发生的 Qrr 竞态条件、其中功率 MOSFET 由搭接信号对 HI/LI 输入驱动。 这不是互补的 PWM 信号对、因为 它们相互重叠、并且添加了死区时间。

多次 要求 TI 监控器使用重叠的 PWM 代码测试 TIDA-00778。    信号很可能会重叠 、这会导致 UCC27714  对功率 MOSFET 的勘误表未予披露。  

您好 Richard、

[引用用户="Richard Herring">关于驱动器输出的 dV/dt、一些器件在不驱动至驱动器的输出电流限制时、驱动器输出压摆率高于其他器件。 [/报价]

似乎该问题 包括对  功率 MOSFET 施加小于额定驱动电流(4A)的 HO-HS 结施加奇数应力。 在对 每个 驱动器进行进一步审查后 、注意到这两个驱动  器都使用大型 BLDC 电机产生了 LO 侧 dv/dt。  因此、UCC LO 侧 dv/dt (-10V)  在竞争中并不那么糟糕(-8v)、但仍然存在。

竞争 对手的驱动器 具有 与 使用较大 BLDC 电机的 UCC 驱动器相同的 HO 振铃。 也许 高侧 HO 速度更快 、加上 MOSFET 上升 时间更快、会以某种方式通过 HS 提供大量电流。  竞争对手的驱动器在      VS (HS)引脚上具有9.2系列 R、在 VS 引脚上具有肖特基二极管和 COM。  UCC 几乎没有电流调节 VmMotor (HS 引脚) 和 HB 引脚3.3欧姆 VDD、但 灌电流路径 会发生 HO 到 HS 而不是 HB。  

也许 为什么竞争对手的驱动器 VS-HO 能够安全地防止(9.2R) VMotor 电流浪涌？     根据 供应商技术公告、我们选择添加 VS 引脚至 Vmotor (9.2R)来阻止 HO 闩锁。 我们是否可以期望有一个维基更新 来解释为什么 HS-HO 如此容易受到压力？             

您好 Richard、

[引述 USER="Richard Herring"]您是否已在 开关节点的 HS 引脚上使用相同的9.2欧姆电阻测试了 UCC27714、以使用您描述的与其他驱动器相同的电路？[/QUERQ]

 由于数据表显示 HS 引脚具有出色的 dv/dt 抑制能力、因此需要进行任何确认的点。 竞争对手 AN6076的观点表明    、当 VBS 接近 COM 时或接近 COM 时、HO 丢失脉冲 HI 的寄生 SCR 闭锁。  注意80Vdc HB 不靠近600V HB。  列出的 AN6076条件适用于较旧的驱动器、 较新的 UCC 驱动 器可抑制低至-18V @400ns 的 dv/dt。 25µs、HS-HO 可能会受到  进入 HS 引脚的快速 Δ V HV 脉冲的压力、同样、LO dv/dt 小于(-6V)、并且在竞争 VS 引脚中添加了肖特基/9R。   UCC27714无需任何 AN6076修复 、如图53图所示、-80V 至-18V 比旧得多的竞争驱动器-9V 更强大。 似乎想法不仅 是为了使 UCC 具有 一流的传播延迟(90ns) 、而且是为了阻止 高电平的 dv/dt 闩锁和/或 Cboot 通过 UVLO 进行过度充电、对吧？   

UCC 数据表未明确 说明连接到低侧 NFET 源的 COM 所克服的是 什么、而理论上是最小的2m Ω 分流 压降。 来自 低侧 NFET 源的 COM 路径是否会停止 HS-HO 应力？ 为什么仅    当 HB-80V 而不是 HB-24V 时、在重叠 PWM HI/LI 驱动期间、40kHz 时、HO-HS 立即应力主要集中 UCC？  同样、 当 HB-80Vdc 时、HO-HS 不会在12.5kHz PWM 下施加应力。 因此、TI 工程需要确认 当 NFET Qrr 以 25us 的 HS 脉冲过载时、米勒速度的时序问题是否会导致高于预期的瞬态、 从而在 过程中缩短 TRR 周期。  换言之、同步整流  被切断为短路、电感 高压瞬变 会 冲击 HS、而不是产生有用的电机 功率。 这不是 HS dv/dt、 而是描述了某种 HS 引脚勘误表、 UCC 不应 受  更新设计的 HS 寄生 SCR 闩锁的影响、对吧？   

您好 Richard、

[引用用户="Richard Herring"]听起来您提到的竞争对手的前一个设计中、驱动器在动力传动开关节点和驱动器 IC HS 引脚之间有一个9.2欧姆的电阻器、您能确认吗？

添加 RVS 9.2R 是可选 的、以替代 Rgate。 RVS=9.2R、Rboot=1R、 Total Rgate =129.2R 和 UCC Rgate =130R 的竞争驱动器。 AN6076的另一部分 将 Rboot 从10欧姆降至1欧姆、RVS=9.2R Rboot=10欧姆、 VDD 上不存在10uF 偏置电容器。 因此 、需要对 UCC 进行制裁 、TI 的基准测试  就会更加谨慎。 由于我们有6个或更多的寄生 HS-HO 二极管承受应力或损坏、因此有必要进行进一步测试。  与   采用数据表建议配置的 UCC27714相比、与我们原始逆变器搭配使用的电机具有栅极驱动器竞争优势。

必须要问 VDD 源可能是   电机运行期间485mv 交流纹波(TP+15V)、 +24V 降压+15V 输出 (具有两 个22uF 并行陶瓷电容器和一个22uf 电解电容器、靠近 中心 UCC 19.02mil 宽迹线、每个5.1R VDD 偏置。 485mV 的纹波(X1探针)看起来  有点高 、不确定  每个 VDD 引脚7的纹波、 应该 在  每个带有 10uF 陶瓷电容的 VDD 引脚7处期望更小的纹波、 对吧？

昨天将肖特基二极管放置在 HS 引脚上 以 连接每个 UCC、 第三相位脉冲峰值仍然达到140V。  单是跳频肖特基 可能有助于降低瞬态频率、可能 会注意到一点差异。   

[引用用户="Richard Herring"] 15V VDD ~480mV 峰值噪声不应成为驱动器操作的问题[/引用]

我取出1uf 电容 COM-VDD、可能会解释 在    +15V 电源下形成大于450mV 交流电压的更高峰值。  稍后在  UCC +15V 总线附近探测大约48mV 的纹波、不计算 PWM 脉冲尖峰。 在 HO-HS 和 LO-COM 上添加2200pF 电容器似乎没有什么帮助、 相反 会导致更多的逆变器输出脉冲在 COM 和 LO 峰值18V 上尖峰更频繁。 奇怪的是、LO 似乎从未承受过应力、只有 HO-HS 在使用 或不使用1uf COM-VDD 滤波器的情况下承受应力。

[引用用户="Richard Herring"]将 VDD 电容器放置在靠近 VDD 和 COM 引脚的位置对于最大限度地减少流入电路板走线电感的脉冲电流产生的额外峰峰值噪声十分重要

我想在 UCC 引脚5-7 0805焊盘上并联100N 与1000N COM-VDD。 10uf 已连接 SGND 的噪声远小于 COM/AGND、 在 MCU 和 直流逆变器上、二者均只有20m Ω 铁氧体。 奇怪的是示波器通道/s 垂直设置5V HO dV/dt > -18V、但  在10V 垂直刻度上设置为-0v。  负脉冲看起来像 垂直混叠、不是 HO dV/dt 、而是谁知道它可能是-18V dV/dt？     

您好 Richard、

 需要注意的一点是、竞争产品 FAD7191驱动器可实现大于100ns 的更高死区值、而不会在 LO 上产生100ns +5V 峰值幻象脉冲。   除了数据表中未讨论 COM 引脚布局外、如果注意到任何一种连接方式或任一驱动器上的 NFET 源的方式、则没有太大差异。    

MCU 控制 PWM 的事故最近发生 在 UCC 中心阶段、再次击穿损坏 的 UCC、两   个 NFETS 奇数攻击中心驱动器。 引人注目 的竞争 驱动  器可实现320ns 的死区、而不会产生幻象脉冲 LO。 除非   死区设置为<100ns、否则 HI/LI 似乎是 MT 或其他时序问题导致幻象脉冲。 不用说、 不愿意 将死区设置 为小于100ns、但认为 TI 专家已经根据数据表规格对 UCC 时序进行了全面测试。  遗憾的是、UCC 似乎不适合 PWM 频率<20Khz、PWM 信号重叠、HI/LI 不存在时序问题。