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PWR_EN 引脚(引脚9)的最大抗尖峰脉冲时间是多少? 数据表中提到典型值为50ms。 ("未经生产测试")。 (第14/91页)。
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Catalin、
如果数据表未给出最小值或最大值、则我无法推测该值是多少。 大多数时序参数未在生产中进行测试、因为整个测试可能会短于5秒或8秒的计时器(TPS65217两者都有!)
当 PWR_EN 从低电平转换为高电平时、它需要处于高电平并在加电序列开始后的5秒内保持稳定(如数据表第19页的图3所示)。 与5秒相比、50ms 的时间可以忽略不计、最大值不会比典型值高2个数量级(5s/50ms = 100)。
在 PWR_EN (高到低)的下降沿、断电序列在去毛刺脉冲时间结束后立即执行、但通常情况下、下降沿对去毛刺脉冲不是那么重要。 从高到低的转换通常是快速而深思熟虑的。
您是否对 TPS65217器件有任何与 PWR_EN 引脚上的抗尖峰脉冲时间相关的特定问题?
请参阅随附的范围:e2e.ti.com/.../poff.pdf
e2e.ti.com/.../PMIC_5F00_sch.pdfplease请参阅随附的 sch 仅为清楚起见。。。。
此致、
您好、Brian、
正如我提到过的、仅需使用 PWR_EN 引脚(JP9上的 PIN2)并在监测 DCDCx 的同时将其降低至低电平、即可在 TPS65217EVM 模块上轻松复制 PWR_EN 抗尖峰脉冲时间变化
对于 DCDC3上的过冲、很明显的是、UVLO (3.3V)区域中的 Vin 衰减越慢、复制过冲就越容易。 基本上,达到 UVLO 的较慢衰减 Vin (5.2V)将极大地增加 DCDC3 (和 DCDC1)上出现过冲的可能性..... 我已经达到了一个非常容易复制的程度(一对三断电...) Vin 衰减非常慢(5.2V)。 基本上我是另一种方式...所以我确保了 Vin (5.2V)在断电时会非常急剧地下降、复制它的机会也不会超过100分之一的断电
此致、
Catalin、
很抱歉耽误您的时间、但我无法在使用 TPS65217CEVM 的实验台设置中重现您的问题。
示波器的设置与您的附件一样、并且两个电源轨(VDCDC3和 LDO3)在 PWR_EN 变为低电平大约50ms 后变为低电平、并且 VDCDC3永远不会超过其设定点。
EVM 的测试方式是否有独特之处?
您是否知道 PWR_EN 在第一次高电平后5秒内可以无限次切换、所有切换将被忽略、直到5秒计时器到期?5s 结束后、下一个低电平沿会导致断电序列。 无论输入电压最近是否上电、该计时器都将运行。
PWR_EN 切换为低电平时也会发生同样的情况:PWR_EN 可以多次切换、直到1s 延迟到期、然后才能识别下一个低电平到高电平边沿并执行上电序列。
尝试在 EVM 上快速运行测试可能会导致假设器件不工作、但这只是因为器件中存在大量延迟。 在延迟运行时捕获边沿、但在延迟到期前不会发生任何情况。 相信我、我以前曾去过那里、我自己做了许多这些假设。
我希望这可以解决与 PWR_EN 相关的问题。
但是、我仍然坚信 DCDC3上的尖峰与处理器和不正确的定序有关。 PWR_EN 问题可能会导致此错误定序、但我无法肯定。
PMIC 上意外上升的任何电源轨通常会追溯到通过处理器的泄漏路径、而不是 PMIC 自发变化的电压。