[参考译文] UCC27714：HO 输出保持高电平- EN 通过下拉电阻器禁用

John、您好、感谢您的快速回复！

[报价用户="John Geiger"]要做到这一点，MCU 通过 POR，EN 输入被拉至0V [/报价]

否、EN 引脚在 POR 前为静态低电平、然后通过弱下拉电阻启用 GPIO、但在 POR 后在引脚4上测量0v。

[引用 user="John Geiger">在 VDD 上升之前对 HO 上的少量电压感到好奇。 执行此测试时、您的功率级上是否有电压？ 执行[/报价]

是的。同样的20V 直流电源 也用于针对 VDD 上升进行+15V 降压、如第二次捕捉 CH2所示。

[报价用户="John Geiger"]系统通电时、您是否有启用引脚和 HI 引脚的快照？ A [/报价]

HI 上没有发生任何事件来 触发示波 器(TRIG 0-180mv)、然而 HO 变为 高电平、就像下面的捕获一样。 上面的 HO 捕获实际上是 FET 的栅极桥臂上升到刚好高于接地(POR)大约1.2V 、然后在 所有3个栅极驱动器上上升到电源轨。 问题仍然是、所有3个栅极驱动器如何能够击败数据表中的真值表。 仔细检查直流总线电源、HO 驱动器或 HB/HS 引脚之间是否短路。 奇怪的是、没有 安装任何 FET 的高侧 HO 输出在 EN 是否由 GPIO 控制时执行的操作是非常相同的。 现在、如  上所述、EN 是 GPIO 控制的、10k 拉低。  

也许 我们这里有一批坏的芯片？

[引用 user ="BP101"]奇怪的是、没有 安装任何 FET 的高侧 HO 输出执行的操作是相同的、无论 EN 是否由 GPIO 控制

我的意思      是说、在 MCU 闪存之前、EN 总线从3V3 GPIO 上升到4.4V、然后通过移除51.1欧姆串联电阻器立即断开所有 EN 引脚。 在安装 FET 之前、 根据 TM4C1294数据表、GPIO 引脚 在 刷写固件之前处于高阻抗状态。

EN 引脚与 MCU 控制断开、 但 HO 输出测量值为+12.6vdc。   EN 上的200k 内部上拉 电阻将电流限制为75uA VDD 15V、 很难想象 MCU 会损坏 UC 使能引脚、尤其是因为它从未刷写。   仅在最近  安装 FET 和 三个新的51欧姆时、才在 EN 总线上添加了10k 下拉电阻、从而将 EN 引脚4恢复 到 MCU GPIO 控制。

因此、当我说静态10k 下拉电阻时、并不表示 EN 引脚可能上升 1.92V、而是驱动 EN 引脚的 GPIO 输出进入 POR 高阻抗状态、但这似乎不太可能导致 HO 变为高电平。

 如果 EN 引脚 具有 任何允许 HO 跳转到电源轨的真值、可能会造成灾难性的后果？ 似乎不太可能、因为 EN 从 MCU 断开、HO 仍跳转到示波器上的 VDD 轨 并降至 大约13.3v。

EN 驱动原理图：

[引用 user="John Geiger"]您的示波器截图显示了紧跟 VDD 之后的 HO、这意味着有一条电流路径为自举电容器充电。
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实际上、示波器会触发 CH1/HO、 它在 VDD 之前开始上升、但随后在上升之前快速下降、对于单通道捕获而言非常重要。

我检查了 DBOOT 二极管 1uf 陶瓷电容器是否正确安装了15Vdc、如原理图所示。   HO 输出 在 安装 FET 之前读数为12.6V、有理由询问外部齐纳二极管是否直接放置在引脚11/12两端而不是栅极电阻后面。 回顾 TINA 在  栅极驱动器上的齐纳二极管周围生成了奇数瞬态分析。  然后、TINA 支持论坛被要求用 零值开始分析、似乎在没有 HI 出现的情况下阻止 HO 输出变为高电平。 你怎么说呢？

 安装过程中没有 ESD (腕带50% RH 68*F)，但发运的芯片没有黑色抗 静电泡沫。   需要在数据表泡沫中读取的数据由 Arrow 以防静电袋装运、带雾器密封日期、安装芯片当天打开 的防潮袋上有蓝色点。  

[引用用户="John Geiger"的说法]通常、自举电容器仅在低侧打开时充电、将开关节点短接至地并提供从 HB 到 GND 的电流路径。 [/报价]

你们为什么总是认为 HO/HS 两端的+13.3v 会通过 Rboot/dboot 泄漏、而不是从内部 通过 ESD 保护二极管产生？ TINA 在分析开始时显示 HI 为高电平、而不 是 HO 想象的回忆、在初始值停止 为高 电平(高电平)时开始瞬态分析、导致 HO 为低电平。 因此、在初 始条件为零的类似分析测试中、齐纳二极管会导致 HO 上产生高电压。

  由于+15降压 IC 保持 低温、因此通过 VDD 不会产生过多电流消耗。 在   MCU POR 期间、必须再次考虑 EN 引脚(1.92v float)的转换 可能是以奇数方式劫持 OVP 电路还是将其销毁？ 5VDC 降压和15V 降压    转换器与两个降压转换器共用一个 RC 延迟、EN 上升至2.9V 电源 、这会导致 LDO 3V3的延迟。

如果59uA 的电流消耗 破坏了将 UCC 树的 EN 引脚电路、则这些 uC 需要尽快对器件设计进行审查！

您好 BP101：

您能否移除180V 总线电压、使用跳线或其他东西将 HS 暂时短接至 GND、并检查 HO 是否仍然拉高？

此致、

  根据   数据表、从接地进入 Cboot 的泄漏电流不会影响 HO 操作、这一点很好、否则 ADC 相 位 FB 监控器将无用。  当  VDD 处于稳定状态时、内部 RS 锁存驱动器应将 HO 保持在关闭状态。   今天已从 TI store 订购6个 UCC。   可能 意外地将 DMM 探头 从 VDD 接触  到 INVRTEN (51R1)会导致 RS 锁存 HO 出现某种内部问题？ 真的很难想象 (200k 上拉、 EN 输入)会发生这种情况、但  这种肮脏的探针 确实使 GPIO 引脚轨二极管短路、但 MCU 仍会写入闪存并运行 应用。  由于 USB 端口 故障、该 MCU 被更换了两次、这与三个 UCC 栅极驱动器的 EN 引脚有关。

MCU POR：

UCC27714具有保护功能、当输入悬空或不符合最小输入脉宽规格时、输出保持低电平。 驱动器输入与 CMOS 和 TTL 兼容、可轻松连接到数字电源控制器和模拟控制器等。 UCC27714的引脚4中包含可选的启用和禁用功能。 该引脚在内部被拉至 VDD 以实现高电平有效逻辑、并且可在默认情况下启用输出时保持断开(NC)状态以实现标准运行。 如果该引脚被拉至 GND、则输出被禁用。

7.3.1 VDD 和欠压锁定

UCC27714在 VDD 和 VSS 引脚之间以及 HB 和 HS 引脚之间的电源电路块上具有内部欠压锁定(UVLO)保护功能。 当 VDD 偏置电压在器件启动时低于 VVDD (on)阈值或在启动后低于 VVDD (off)时、无论 HI 和 LI 输入的状态如何、VDD UVLO 功能都将 LO 和 HO 输出保持为低电平。 另一方面、如果 HB-HS 偏置电源电压低于启动时的 VVHB (on)阈值或启动后的 VVHB (off)、则 HB-HS UVLO 功能仅将 HO 保持在低电平、无论 HI 的状态如何。 LO 输出状态不受 HB-HS UVLO 功能的影响(请参阅表1和表2)。 这允许 LO 输出通过自举电路开启 HB-HS 电容器并对其重新充电、从而使 HB-HS 偏置电压超过 VVHB (on)阈值。

您好 BP101：

当 HS 悬空时、您能否测量 HO 到 HS 的电压、然后在 HS 接地时再次测量该电压？ HO 在禁用或关闭时被拉至 HS、因此两者之间应该有0V、即使它们都在 HS 保持悬空时测量到接地高电平也是如此。

此致、

John

尊敬的 John：

我已澄清 ，在 Derek 的重播中， 当  HS 被拉至地面时，HO 与 HS 一起缓慢上升至12.6V，而 HO 下降至0v。  

如果 BEMF 可以继续触发 HO、   而不是在 PWM 驱动停止时实际关闭 HO、这实际上会是灾难性的。 您是否确定了这一点、因为 其他行业栅极驱动器的行为与此不同。 当 HO 关闭时、无论 HS 或 HB 如何工作、HO 都关闭。 这是 PWM 驱动连接到 HO 的 FET/IGBT 器件后的一点、而其他一些外部条件不能影响 HO、从而导致电桥中的击穿。

您能不能意味着当 EN 为低电平时、HO 被拉至 HS、如果   HS 能够继续影响 HO、那么这实际上不会禁用 HO。   这似乎是 IC HO 驱动架构的工程设计缺陷。

当 HO 被禁用(高阻抗)或 PWM 驱动为低电平时、必须从任何驱动源断开 HO 保持关闭。 否则、您也发现了我在几篇文章中报告的内容、需要打开故障单、以便我们尽快纠正此器件！

数据表中的"启用"功能应该没有反应、并且 HS 上连接了一条接地路径、但无论  在任何情况下、当 HI 为低电平时、HO 都不应被驱动为高电平、而不仅仅是当 EN 为低电平时。 TIDA-00778工程师可能是通过将 FB 电路接地电阻增加到1兆欧以上来解决此 HS EN 缺陷。 HO 输出不低、会使数据表信号失效(图42)、下面的陈述为黄色。 如果使能端未断开 HO 输出与 FET 栅极电机的连接、则电动势可重新打开栅极并驱动 击穿情况。  也就是说、HO 输出如何不受 EN/HI 引脚控制、7.4.1也规定了它应该是什么。  在您的场景   中、如果 HO 在 EN 为低电平时钳制到 HS、则与开关腿接触的任何客户都可能会产生高压电击、因为他们认为驱动已禁用且处于紧急停机状态。   如果 HS 能够使 EN 或 HI 控制信号失效、 那么这对于任何芯片来说都是不合适的设计。

必须相信 EN 信号已通过 RS 锁存器失去对 HI/HO 信号的控制。

7.4.1启用功能

使能功能在直流/直流控制器位于次级侧的应用中非常有用、这在数字控制器中很常见。 在这些应用中、当发生初级侧过流等关键故障时、可以在极短的时间内轻松关闭驱动器信号。 使能功能响应时间通常约为80ns、请参阅图31、图32和图45。使能引脚控制高侧和低侧驱动器通道的运行。 使能引脚基于同相配置(高电平有效运行)。 因此、当 EN 引脚被驱动为高电平时、驱动器被启用、而当 EN 引脚被驱动为低电平时、驱动器输出为低电平。 kΩ 使用200k Ω 的上拉电阻器在内部将 EN 引脚上拉至 VDD、从而在默认状态下启用器件的输出。 EN 引脚保持悬空或未连接(N/C)、以实现不需要使能功能的标准操作。 必须注意不要将 EN 引脚接地、这会永久禁用器件。 与输入引脚一样、使能引脚还基于与 TTL 和 CMOS 兼容的输入阈值逻辑、该逻辑与电源电压无关、并使用来自3.3V 和5V 微控制器的逻辑信号进行有效控制。 UCC27714还具有对使能功能阈值电压电平的严格控制、这减轻了系统设计注意事项并确保了在整个温度范围内稳定运行(请参阅图20和图21)。

HS 通过 ADC 通道监控相位 FB 电压、连接到我们的控制器和 TIDA-00778的接地520k。  我们不介意 HS 上的15V 电压、但请注意、当 EN 禁用 HO 或 HI 为低电平时、HO 保持高电平！ 因此、当 EN 为低电平且 HI 为低电平时、HO 似乎是高电平、 它无法(正确) 对高侧 FET 进行 PWM、因为 当 HI 为低电平时、HO 始终为高电平。

[引用用户="Derek Payne"] HO 处于高电平的唯一时间是 HO 电压等于 HB 电压、HB 电压大于 HS 电压

当 HI 为低电平且 EN 为低电平时、HO 应该太低而不是太高、就像它在 PWM 脉冲之后返回一样。 这会向后工作 NFET 栅极 。

[引用 user="Derek Payne"]当 EN 为低电平时、听起来您在测量 HO 电压等于 HS 电压。 这是正常的预期行为。
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这会导致1/2电桥立即击穿、就像 其他供应商的栅极驱动器在产生 PWM 脉冲后从未将 HO 保持在高电平时那样。  当 RS LATCH Q 输出 关闭 开关对(一起)时、两个 HO 图腾柱驱动器应处于关闭状态。 切勿 像您在 建议 HS 以某种方式锁存至处于禁用 状态的 HO 一样、这是如何遵循真值表7.3.2的？    如果 EN 为低电平、那么在产生 PWM 脉冲后 HO 返回高电平也违反了真值表7.3.2。 那么、这里不是这样的东西。

我们宁愿看到 这个问题是 我们的错误、而不是 TI 制造 设计错误、然后在相对于真值表7.3.2的情况下、如果我们的案例根本不能补充到接近正常的情况、则拉皮条一切正常。

下面 是 TI 在 之前采用的 LMI RDK 中使用的栅极驱动器、我们在一段时间前已经测试了 TM4C1294 MCU 能否有效地驱动逆变器级、然后才更新 到 UCC27714驱动器。 显然，每个人都遵循 表 7.3.2 关于1/2新娘驱动设计的真实规则。   最近安装的这3个 UCC 栅极驱动器通过多种不同的方式违反了真值表、不将 HO 保持在低电平时、HI 保持 在低电平、然后保持高电平、这也是一个非常危险的概念、行业内没有人应该支持这一概念。  如果1/2电桥上的电流超过 11.4安的跳闸电流、紧急 PWM 关断算法会立即禁用 EN。   数据表中还明确指出了禁用 HO 输出的紧急情况、而 NFETS 在此时处于其自身的寿命支持状态、而不是栅极驱动器。

BP101、

您是否参考此方框图、其中 RS 锁存器的输出使用 Q 而不是 Q'？ 我认为这是一个必须在图像中纠正的错误。

此致、

[报价用户="Derek Payne">您是否参考此方框图、其中 RS 锁存器的输出使用 Q 而不是 Q'？ 我认为这是一个错误、必须在图片中纠正

由于 Q 切 换为低电平或高电平，上 PFET 似乎永远不会关闭，即使 EN 变为 低电平或高电平，HI 被忽略，HO 永远不会改变 HI 的(静态)状态 。  这种简单的逻辑行为 违反 了真值表  7.3.2

真值表7.3.2正确或 IC 有缺陷、 两者之间没有！   尤其是 由于将 EN 引脚切换 至任一状态不能静态生成图54捕捉 、HO 保持高电平。 HO 改变状态的唯一时间是  在它首次上升后的 HI 下降边沿上、即 相对于 HI 输入逻辑的反相 HO 操作。

不起作用的部件、因为它意外地将15VDD 上的 DMM 探针接触到 EN 引脚 总线(INVRTEN)、可能会以某种方式 破坏 所有3个栅极驱动器 RS 锁存器的 R 输入结构。   您能否验证这样做是否会损坏 RS 锁存器的 R 部分、数据表 AMR 显示 EN 引脚输入 最大值@17V？  如果  确实存在上述反向电流、TI 是否有责任在 RS 锁存器中设计反向测量来阻止该电流？  

也许指定 HO 真值表相对于 HS 会有助于消除  表7.3.2中的任何其他问题 、从而符合 EN 逻辑输入电平。

由于     低 NFET 分流监控器   的作用、当禁用 HO 电压从浮动电平转换到满 VDD 轨及更高电压时、似乎会出现明显的电流浪涌。

该单脉冲浪涌似乎仅发生在  EN 在第一个 HO 输出脉冲上变为低电平时、可能 是在 每个1/2电桥上 HO 到 LO 的20%交叉期间。 该部件很难准确知道、但 HO 脉冲 下降沿确实 会发生变化 (-1.5v 低于 通过  COM 接地探测的 HO 相对 HS 的 VDD 启动阈值)。

因此、当 施加+15 VDD 输入时、EN 引脚能否承受293ma 的单电流、该输入还会产生 烟雾5.1欧姆 VDD 引脚7源极电阻、因为 15V 将 MCU GPIO 轨二极管短接至地。 我计算出流经3个并联 EN 引脚4的电流为 每51.1欧姆17欧姆或15V/17 = 882ma。 然而、似乎新的 MCU GPIO 正在驱动 EN 引脚、而没有我知道的任何问题。