[参考译文] LM5060：求和点处电容的最大值限制是否为 GATE 引脚和求和点处电容的最大值限制；

尊敬的 Chen：

我们建议使用尽可能低的栅极电容、因为它会影响 LM5060的关断响应时间。  

增加 C1的动机是什么？ 它是否用于限制浪涌电流？

您能否分享您的原理图、应用用例、Cout 值详细信息  

此致、

勒凯什

我们建议使用尽可能低的栅极电容、因为它会影响 LM5060的关断响应时间。  

-0704-> 您是对的,我也 测量了关闭时间,以使它可以完全填充我的设计。

增加 C1的动机是什么？ 它是否用于限制浪涌电流？

0704-->我的动机是限制浪涌电流。

您能否分享您的原理图、应用用例、Cout 值详细信息  

0704-->我的设计如下，C1现在是6.8nF。

请向我提供有关 C1值的建议。

感谢您的

尊敬的 Chen：

明白了。 谢谢

请将 C1的最大值限制为22nF。

此致、

勒凯什

您好、Rakesh

我的设计是 LM5060栅极引脚"驱动2个 MOSFET "

每个 MOSFET 的总栅极电荷 Qg  为88nC。

这是否超过 C1 (22nF)的最大值？

并且设计值超过 C1最大值。 将发生什么。

例如、  MOSFET 损坏或 LM5060损坏？

尊敬的 Chen：

22nF 用于 C1、这是 FET Qg 的补充。 正如我们之前所讨论的、它必须经过测试和最终确定、因为 LM5060不提供 FET SOA 保护。 例如、如果您将输出短路、FET 将损坏。

此致、

勒凯什

如果是新设计、我建议使用 具有更好栅极驱动强度的 TPS4811、TPS1211或 LM74502H-Q1。

谢谢

勒凯什

我的设计理念是可以测量 VDS 和 MOSFET 的 ID、以确认工作条件处于 SOA 中

因此 LM5060栅极上的驱动电流并不重要。

我是谁?  

或者更高的栅极驱动强度是否有任何好处？

在我的当前设计中

施加10毫伏的电压。

我测量的波形为 VDS 和 MOSFET 的 Ids、如下所示。

VIN 为24V、但 VDS 的峰值为35V、进而 MOSFET 损坏(VDS 短路)

我想知道我的设计是否有问题？

我可以采取什么措施来解决此问题吗？

在 FET 开启之前、VDS 应等于 VIN。 为什么当 VIN=24V 时为35V？  您能否为每个 MOSFET 添加栅极电阻器(4.7欧姆)并检查一下？

如果 FET 处于 SOA 限制范围内、则驱动电流不是问题、否则您可能需要减慢栅极的速度以减小浪涌电流(Ids)。 最坏的情况是、您需要在最高工作温度下进行检查。 此外、在关断期间检查 FET SOA 是否存在过载故障

此致、

勒凯什

在我的设计中、EN 由 VIN 触发并具有 RC 延迟。

当 EN 上升到2V 时、MOSFET 开始调通。 则 ID 的值在上升。  

此时、 Vout 具有异常的振铃波形。 35V 的 VDS 共模电压。

这是否意味着 SOA 失败了？

而门的布局长度是 aroung 4000mil ,这是否会造成任何问题?

您好、Rakesh

当 Vgs 开始导通时..

LM5060 在 GATE 引脚上具有振荡。

您知道导致此问题的原因是什么吗？

和如何解决它,谢谢。

尊敬的 Chen：

栅极长度相当长、这会导致栅极环路振荡。 你能把它最小化吗? 请为每个 MOSFET 添加栅极电阻器(4.7 Ω)、然后检查。

此致

勒凯什

您好、Rakesh

波形处于导通状态、栅极驱动强度仅为 24uA。  这似乎是弱电流在大门驾驶 stgregth。

你能帮助计算这种异常症状如何发生吗?  

或者你是否有任何双倍描述"门的长度是相当长的,这可以引起振荡 "?

谢谢

您好、Rakesh

因为 PCB 布局无法更改。

我可以 通过改变 MOSFET 来解决这个异常波形吗？

您可以为我建议哪种 MOFET、  

您好

如果我设置 更高的电流限制 。 那么栅极引脚的操作不容易被 OCP 激活。

这是否有助于减少振荡？

尊敬的 Chen：

它可能有所帮助。 请测试并分享结果。

此致

勒凯什

您好、Rakesh

我想知道如何提高 OCP 的阈值。   

您是否建议增加 Rs 的值或增加 CTimer 的值？