[参考译文] LM61480：SYNC/MODE 引脚

Brian、您好！

我们建议不要将该引脚悬空。

当低于0.4V 时、IT 记录为低电平；当高于1.7V 时、IT 记录为高电平。 这用于 PFM PWM/FPWM 选择。  

此致、

Rahil

尊敬的 Rahil：

感谢您的快速反馈。

我理解关于不要将引脚12悬空的建议。  不过、我的问题是 LM61480是否可以在该引脚上保持高阻态、直到 FPGA 上电？  由于 LM61480作为内部100k 下拉电阻器、我的假设是肯定的。

接收我的客户的反馈、"对于更高功率的开关、我们正在将它们的开关时钟与我们的 FPGA 同步。  在 FPGA 和 SYNC 引脚之间、有一个 TXU0104DTRR 电平转换器/缓冲器、用于在 FPGA 出现时将时钟信号保持为高阻态。  开关的 RT 引脚针对开关频率具有适当的下拉电阻器、这样它在同步信号生成前就能工作。"

此致、
Brian