[参考译文] LM61480：SYNC/MODE 引脚

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https://e2e.ti.com/support/power-management-group/power-management/f/power-management-forum/1432028/lm61480-sync-mode-pin

器件型号：LM61480

工具与软件：

您好！

LM61480数据表指出、SYNC/MODE 引脚(引脚12)不能悬空。但是、有一个内部100k 电阻(R_SYNC)来确保 SYNC/MODE 引脚不会悬空。因此、如果我客户的应用在一段时间内具有引脚12高阻态封装、这是否可行？

此外、SYNC/MODE 输入电压(min) LOW 和(max) HIGH SPEC 存在一些困惑。例如、该规格为 SYNC/MODE 输入电压高(最大值为1.7V)。这实际上应该是最低规格吗？即、您需要让器件具有至少1.7V 的输入才能注册高输入？

此致、
Brian

1 年多前

0 admin 1 年多前

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Brian、您好！

我们建议不要将该引脚悬空。

当低于0.4V 时、IT 记录为低电平；当高于1.7V 时、IT 记录为高电平。这用于 PFM PWM/FPWM 选择。

此致、

Rahil

0 admin 1 年多前

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尊敬的 Rahil：

感谢您的快速反馈。

我理解关于不要将引脚12悬空的建议。不过、我的问题是 LM61480是否可以在该引脚上保持高阻态、直到 FPGA 上电？由于 LM61480作为内部100k 下拉电阻器、我的假设是肯定的。

接收我的客户的反馈、"对于更高功率的开关、我们正在将它们的开关时钟与我们的 FPGA 同步。在 FPGA 和 SYNC 引脚之间、有一个 TXU0104DTRR 电平转换器/缓冲器、用于在 FPGA 出现时将时钟信号保持为高阻态。开关的 RT 引脚针对开关频率具有适当的下拉电阻器、这样它在同步信号生成前就能工作。"

此致、
Brian

0 admin 1 年多前

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Brian、您好！

我问设计团队、并在电子邮件中 CCed 您。正在关闭该主题帖。

此致、

Rahil

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