[参考译文] AM625：查询寄存器 RMII 内部时钟配置

您好， Premalatha Royappan

感谢您的留言。

请将启动问题分为另一个主题、以避免响应延迟。

• 它还提到了它 建议为外部时钟源提供配置 但提供了内部时钟配置。 我们在板上未提供任何此类规定。 请告诉我们,这是否是有这样一个规定的必要条件。

[/报价]

请分享我们使用内部时钟的建议。

• 它还提到了它 建议为外部时钟源提供配置 但提供了内部时钟配置。 我们在板上未提供任何此类规定。 请告诉我们,这是否是有这样一个规定的必要条件。

[/报价]

如果内部时钟性能不满足性能要求、可以选择此选项。

此致、

Sreenivasa.

[/quote]

您好， Premalatha Royappan

请分享 TI 关于使用内部时钟的建议。

• 它还提到了它 建议为外部时钟源提供配置 但提供了内部时钟配置。 我们在板上未提供任何此类规定。 请告诉我们,这是否是有这样一个规定的必要条件。

请分享我们使用内部时钟的建议。

[/报价]

此致、

Sreenivasa.

尊敬的 Sreenivasa：

关于我的3个问题的更新、

1. 我针对以太网引导单独提出了 e2e 请求。
2. 关于内部时钟源的建议：、这在我们与 TI 进行的一次调用中进行了讨论、之后 TI 建议使用内部时钟源实现 RMII 更好的性能。 我们想了解内部时钟源是否有任何问题、因为最近的原理图检查清单文档中提到了建议使用外部时钟源。
3. 请告诉我们、来自处理器的 CLKOUT 信号是否可用于 RMII 时钟？ 对此有任何性能限制吗？ 我们之所以知道这一点、是因为除了内部时钟源之外、还提供外部时钟源选项会使时钟信号的路由变得复杂化。

您好， Premalatha Royappan

感谢您提供宝贵意见。

在回答问题之前、请帮助我理解以下内容。  

您是使用 PHY 的时钟输出、将 PHY 配置为主器件(25M 时钟到 XI、50M 时钟输出)作为 SoC 时钟输入、还是使用 PHY 和 SoC 上的 SoC 时钟输出(50M 连接到 PHY 和 SoC。

您可以绘制一个示意图供我理解吗？

此致、

Sreenivasa.

您好、Sreenivasa

下面是我们的实施方案、使用连接到 PHY 和 SoC 的 SoC 时钟输出-50M。

您好， Premalatha Royappan

感谢您提供宝贵意见。

您能否帮助我了解一下 您将其称为同步时钟的时钟、其中涉及匹配数据和时钟长度？

此致、

Sreenivasa.

您好、Sreenivasa

如果我们的 RMII 时钟实施有任何问题、敬请告知。

关于您有关匹配长度的查询、我们已经匹配了传入 PHY 和 MAC (处理器)的时钟以及它们各自通道 的 RMII TX/RX 信号。 对于以下快照中的长度匹配项、将提供相同的颜色编码。2英寸内的长度匹配、按照 AN-1469。 如果对此实施有任何问题、请告知我们。

您好， Premalatha Royappan

感谢您的留言。

关于匹配长度的查询，我们已经匹配了传输至 PHY 和 MAC (处理器)的时钟以及各自通道的 RMII TX/RX 信号。 [/报价]

请查看 RMII 规格和功能。

请查看数据表中 SoC 的 PHY 交流时序、RMII 时序并进行时序计算。

请注意 TX (PHY -接收)和 TX (SoC -发送)术语。

您还应该要求 以太网 PHY 团队对 AN-1469建议做出说明。

此致、

Sreenivasa.

您好、Sreenivasa

下面是我们从 TI 收到的一封电子邮件、其中建议 RMII 的内部时钟配置。此外、我还附上了 TI 关于选择此时钟配置的电话会议期间讨论的快照。

您好， Premalatha Royappan

感谢您提供宝贵意见。

Q.1使用 PHY 时钟与 SoC 时钟

建议的范围似乎是在距离 PHY 50m 的距离使用与距离 SoC 50m 的距离( 具有较低风险的节点)。

我正在努力了解 您的担忧

RMII 接口的首选方法是将 PHY 配置为从设备、并为 SoC/PHY 使用外部时钟。

如果客户了解验证挑战、则客户可以使用 SoC 内部时钟并连接到 PHY 和 SoC 的 RMII 接口。

如果内部时钟性能与要求不匹配、我们建议将外部时钟配置为回退选项。

Q.2缓冲器的时钟路由  

在包含红色文本的图片中、我看到了将时钟放置在 PHY 和 SoC 中间的准则、这将导致 TX/RX 信号长度为1/2。  

我正在尝试了解将时钟与 RMII 接口的 TX/RX 线路进行匹配的原因、如果您完成了所需的时序分析、那么这是可以接受的。  

客户当然可以自由地在认为合适的时候实施时钟拓扑、但他们需要接受这样做的固有风险。

此致。

Sreenivasa.

尊敬的 Sreenivasa：

下面是我们使用.r.t RMII 长度匹配实现的实现。

• 实现了从时钟缓冲器到 MAC 和 PHY 的长度相同的时钟布线、以最小的偏差尽可能地进行扩展。 然而,使用外部卡我们无法遵循相同的布线长度,因此我们怀疑是否可能存在任何时序违规。
• 时钟迹线并不是完全50%具有.r.t 数据线。 但是、我们已经尽可能多地尝试了

我们在该实现中面临保持时间故障。 请提供建议以满足2ns 的保持时间要求。

您好 Premalatha、  

谢谢你。

我不熟悉您正在使用的仿真环境、因此不确定我能提供什么建议。 我会说手算。

请帮助我理解波形代表的是什么。

我们在此实施过程中面临保持时间失败。

问题出在 SoC 还是 PHY？

我不是仿真专家或以太网专家。  我需要从内部联系专家。  我有几个问题。

如果问题与 PHY 时序有关、PHY 团队可以提供帮助。

在进行仿真之前、您是否已针对预期延迟完成了快速手工计算、以确认设计中存在裕度。

我将不得不根据您提供的详细信息向以太网专家进行内部检查。

我看到 Stuart 发邮件、建议您缩短 RMII 数据信号的长度。 我没有在您的图中看到长度信息。

是否添加 SODIMM 连接器延迟？

您是否尝试过在没有连接器延迟的情况下进行仿真？

此致、

Sreenivasa.

尊敬的 Sreenivasa：

下图中有我之前分享的密耳长度。 是的、我们还在仿真中考虑了 SODIMM 连接器延迟。

对于手工计算： 50MHz 外部时钟源(20ns 时间周期)

＊＊

且 PHY 正在接收时关闭

＊＊＊

AM625x 的时钟到输出延迟最大为2n 至10ns 在 PHY 端设置和保持时间要求为4ns/2ns (PHY：DP83620SQE)

 由于布线长度= 0.595ns、时钟长度约为3500mil (假设传播延迟为170ps/英寸)

数据信号长度约为6000mil、因此由于布线长度= 1.02ns 而延迟。 时序看起来没有问题。

＊＊

AM625x 接收时的示例

＊＊

时钟到输出延迟是从 PHY 的最大2n 到14ns 在处理器端、设置和保持时间要求为4ns/2ns

请告知我们任何与时序有关的问题、因为我们在理论计算中未根据上述详细信息观察到问题。

您好 Premalatha、  

感谢您提供宝贵意见。

您是否希望 在20ns 时钟周期内具有2n 至14ns 的最大延迟？

您是否尝试在没有连接器延迟的情况下进行模拟？

您是否已在不添加连接器延迟的情况下进行计算并获得所需裕度。

此致、

Sreenivasa.