Other Parts Discussed in Thread: AFE7728D, AFE7769DEVM, AFE7769D
器件型号： AFE7769DEVM
Thread 中讨论的其他器件： AFE7769D、AFE7728D
AFE7769DEVM 上的 JESD204B SYNC 信号有问题。 选中后、错误消息如下图所示。 FPGA 中的 TX_SYNC 为高电平、但 RX_SYNC 不为高电平。 
您好、Kang、
感谢您的答复。 目前、我找不到 SBAU445 文档。 请提供参考资料。
目前、我使用的是 JESD204C Xilinx IP 内核、配置如图所示。 在上一个问题中、我提到了 EVM；但是、我目前正在使用 AFE7728D 器件（非 EVM 板）、并使用 KU11P 将其配置为 FPGA。
我通过 ILA 检查了信号、获得了以下结果：
trong
您好、Trong
您能否附上您的配置文件以供我们查看？
是否使用 LVDS SYNC 或 CMOS SYNC？ 您是否可以灵活地使用基于 CMOS 的 SYNC？
标记 1：我认为应该看到 0xbcbc 字符或 K28.5 字符。 此时同步请求变为低电平
标记 2：用于同步来自 AFE 的同步信号的捕获结果是什么？ 如果是、则是表示射频发送器链路的 AFE JESD204 RX 的 SYNC_OUT、还是射频接收器链路的 AFE JESD204 TX 的 SYNC_IN。
谢谢！
您好、Kang、
请在下面找到我的配置文件。 我目前正在为 AFE JESD 接口和 FPGA 使用 CMOS SYNC。
e2e.ti.com/.../AFE_5F00_JESD204B.txt
在我的设计中、FPGA 使用 Xilinx JESD204C IP 内核。 。 RX_SYNC 信号配置为 Xilinx JESD204 RX IP 内核的输出、并连接到 AFE JESD。 。 TX_SYNC 信号配置为 Xilinx JESD204 TX IP 内核的输入、并由 AFE JESD 驱动。
这是 JESD204 PHY IP 内核的配置：
目前、可以在 AFE 和 FPGA 之间建立 JESD204 链路；但它并不稳定。 我已验证时钟配置并执行了 AFE 电路复位、但问题仍然存在。
谢谢！
尊敬的 Trong：
您能否还附上用于生成.txt 配置的 Excel 文件？
我在.txt 文件中看到、AFE 端配置为 JESD204B、但在屏幕截图中看到 JESD204C、只需确认这是否 可能是不匹配。
另外、您能否详细介绍一下当链路不稳定时看到哪些特定错误？
此致、
Bhavesh Atul Rathod.
尊敬的 Bhavesh：
在 Vivado 2021.2 中、仅支持 Xilinx JESD204C IP 内核。 因此、PHY 层配置为采用 8B/10B 编码的 JESD204C。 此配置在功能上与文档中所述的 JESD204B 操作等效。
当 JESD204 链路变得不稳定时、AFE JESD204 会报告以下消息： 
这是 用于生成.txt 配置和 GPIO AFE 引脚配置的 Excel 文件：
e2e.ti.com/.../AFE_5F00_JESD204B.xlsx
谢谢！
trong、
感谢您的配置、我将在星期一上的设置中尝试此配置。
您能否详细介绍一下当链路不稳定时看到了哪些特定错误？ 只有 ADC/DAC 侧链路不稳定还是两者都不稳定、您会看到什么警报？
您可以使用以下功能在 AFE 串行器/解串器接收器侧读取警报。
此致、
Bhavesh Atul Rathod.
您好 Bhavesh、
我已使用可用的警报指示灯监控链路状态。 根据结果、AFE JESD204B RX 链路始终保持建立状态；但是在 FPGA 端、JESD RX 链路状态不稳定、“链路成功“情况是间歇性的。
此外、在 AFE 启动过程中、我经常遇到以下错误。 您能否帮助澄清这些错误的含义以及可能导致这些错误的原因？
非常感谢您的支持。
trong。
