Hello
When using 948q1 (no serializer) test pattern , we were able to display the test screen normally on the screen, but the pixel clock is incorrect .
Internal Test Pattern Generation configuration mode
Desired pixel clock:2048 * 781 * 60 =95.96MHZ,we use Dual Link OpenLDI Output,so clk1 = clk2 = 47.98MHZ.
The configured internal clock:140MHZ / 3=46.66MHZ.
The actual measured pixel clock:CLK1 = CLK2 = 8MHZ.
Partial register configuration:
{0x66,0x03},
{0x66,0x03},
{0x63,0x01},
{0x64,0x41},
{0x65,0x04}.
Where is the problem?
您好，应该是间接寄存器0x67 配置为0x03，设置为PCLK为140/3=46.66MHZ吧？
我看您这里是0x66 配置为0x03.0x67 的寄存器是PGID。
另外，如果配置dual link output的话，测试CLK1和CLK2的分辨率应该为PCLK的一半，比如，如果0x66配置为2的话，PCLK=70Mhz，那么CLK1=CLK2=35Mhz。
并且CLK1=CLK2=8MHz是默认值，也看起来0x66的值没有配置进去。
在配置0x66 分频系数的时候，您是否先配置，然后对其进行读，再去对0x66配置合适的分频系数这个步骤？
