[参考译文] LMK05318：LMK05318 EVM

Hirotaka、您好！

1. 要同步输出、需要按下图所示设置以下控件：
   1. 需要将 CHx_SYNC_EN 设置为高电平。
   2. 应禁用 SYNC_MUTE、以便在同步事件期间不会将输出驱动器静音。
   3. SYNC_AUTO_APLL 需要设置为高电平。
   4. 需要将 PLL1_P1_SYNC_EN 设置为高电平。
   5. 设置同步控制后、切换(打开和关闭) SYNC_SW 控制以使输出同步生效。
2. 

此致、

起亚拉赫巴

KLA SAN


非常感谢您的合作！

1. 要同步输出、需要按下图所示设置以下控件：
   1. 需要将 CHx_SYNC_EN 设置为高电平。
   2. 应禁用 SYNC_MUTE、以便在同步事件期间不会将输出驱动器静音。
   3. SYNC_AUTO_APLL 需要设置为高电平。
   4. 需要将 PLL1_P1_SYNC_EN 设置为高电平。
   5. 设置同步控制后、 切换(打开和关闭) SYNC_SW 控制以使输出同步生效。

->客户确认您提及以下.TCS 文件、但结果与以下波形相同。

e2e.ti.com/.../4_2D00_3_5F005F00_EVM_2D00_default_5F005F00_OUT_2D00_Freq50M_5F005F00_Select_2D00_PLL2_5F005F00_211221.tcs


CH1 =预参考
CH2=OUTPUT7

客户通过 EVM 确认了这些内容、那么您能否使用 LMK05318的 EVM 进行确认？


此致、

大田松本

Hirotaka、您好！

抱歉、还有一个位需要设置。 请执行以下序列：

1. 需要将 CHx_SYNC_EN 设置为高电平。
2. 应禁用 SYNC_MUTE、以便在同步事件期间不会将输出驱动器静音。
3. SYNC_AUTO_APLL 需要设置为高电平。
4. 需要将 PLL1_P1_SYNC_EN 设置为高电平。
5. DPLL_ZDM_SYNC_EN 需要设置为高电平以同步输入和输出。
6. 设置同步控制后、 切换(打开和关闭) SYNC_SW 控制以使输出同步生效。

请注意、OUT7是唯一具有 ZDM 功能的输出。

此致、

起亚拉哈布

起亚山

非常感谢您的合作。

1. 需要将 CHx_SYNC_EN 设置为高电平。
2. 应禁用 SYNC_MUTE、以便在同步事件期间不会将输出驱动器静音。
3. SYNC_AUTO_APLL 需要设置为高电平。
4. 需要将 PLL1_P1_SYNC_EN 设置为高电平。
5. DPLL_ZDM_SYNC_EN 需要设置为高电平以同步输入和输出。
6. 设置同步控制后、 切换(打开和关闭) SYNC_SW 控制以使输出同步生效。

->客户确认您提及以下.TCS 文件、但结果与以下波形相同。

e2e.ti.com/.../4_2D00_4_5F005F00_EVM_2D00_default_5F005F00_OUT_2D00_Freq50M_5F005F00_Select_2D00_PLL2_5F005F00_211221.tcs




客户通过 EVM 确认了这些内容、那么您能否使用 LMK05318的 EVM 进行确认？
然后、我们认为两个波形似乎都是同步的。
我们似乎 OUTPUT7具有抖动。 它是抖动的原因。  


此外、我们是否应该  设置"PLL2_P1_SYNC_EN 或 PLL2_P2_SYNC_EN"？ 因为我们提到了 PLL2。   

此致、

大田松本

起亚山

如果您有一些更新、您能告诉我们吗？

然后、您能告诉我们如何操作 APLL2的校准吗？
我们认为我们应该操作每个 VCO  的校准。
正确吗？

此致、

大田松本

Hirotaka、您好！

50MHz 输出时钟可从 APLL1输出。 是否有需要使用 APLL2的原因？ APLL1也会带来更好的相位噪声性能。

我已使用 APLL1为50MHz 输出创建了更新的配置。 我建议使用此配置。

e2e.ti.com/.../4_2D00_4_5F005F00_EVM_2D00_default_5F005F00_OUT_2D00_Freq50M_5F005F00_Select_2D00_PLL1_5F005F00_211228.tcs

此致、

起亚拉赫巴

起亚山

感谢您的更新。

50MHz 输出时钟可从 APLL1输出。 是否有需要使用 APLL2的原因？  
->客户将50MHz 输出设置为测试。 它们 最终将使用148.5MHz 输出。
  APLL1无法生成  148.5MHz 输出。

我们希望了解以下内容；
-为什么在 APLL2级联连接的情况下抖动会增加？
－如何操作 APLL2校准


此致、

大田松本

Hirotaka、您好！

APLL2时钟输出具有更高的抖动、因为它没有 APLL1所采用的 BAW VCO 技术。 APLL1的 VCO 频率锁定为一个特定频率(2.5GHz)、因此输出时钟上的频率偏差和抖动更小。

可以在 TICS Pro 的 APLL2页面上完成 APLL2校准。

此致、

起亚拉赫巴

起亚山

感谢您的更新。

APLL2时钟输出具有更高的抖动、因为它没有 APLL1所采用的 BAW VCO 技术。
APLL1的 VCO 频率锁定为一个特定频率(2.5GHz)、因此输出时钟上的频率偏差和抖动更小。
->当然，我们知道  APLL2时钟输出的抖动比 APLL1的抖动高，因为 APLL2是 LC-VCO。
  正如我们要知道的、以下波形是我们假设的更大抖动。
  它是否也适合您？(在您的假设范围内？)




可以在 TICS Pro 的 APLL2页面上完成 APLL2校准。
->我们希望了解详细信息。
  数据表中有相关说明"通过主机编程切换 PLL 断电周期(PLLx_PDN 位= 1→0)、可以为单个 APLL 手动触发 VCO 校准。通过编程动态更改 APLL N 分频器值(VCO 频率)后、可能需要执行此操作。"
  通过切换 PLL 断电周期(PLLx_PDN 位= 1→0)、校准是否工作？

此致、

大田松本

Hirotaka、您好！

当然、我们知道  APLL2时钟输出具有比 APLL1抖动更高的抖动、因为 APLL2是 LC-VCO。
正如我们要知道的、以下波形是我们假设的更大抖动。  它是否也适合您？(在您的假设范围内？)

->只要 APLL2正确锁定并提供正确的输出频率(在您的示波器图像中看起来是这样)、我就不会看到问题。 您可以在此处验证 PLL2是否正确锁定：

通过切换 PLL 断电周期(PLLx_PDN 位= 1→0)、校准是否工作？

->是的、正确。 切换 PLL2_PDN 位将校准 APLL2。 以下是 PLL2_PDN 的寄存器：

此致、

起亚拉赫巴

起亚山

感谢你的答复。

根据我们的要求、我们没有 LMK05318EVM、那么您是否可以 使用 LMK05318EVM 和客户的.TCS 文件进行测试？
如果在您的测试中未发生这种情况、我们将告知客户设置错误。

此致、

大田松本

起亚山

非常感谢您的合作！
好的、我们明白了。

以防万一、我们希望确认一点。

我们的客户使用 LMK05318 (不带-B)配置 TICSPRO、功能是否没有区别？
除了我们的 EVM、是否只有 LMK05318BEVM？


此致、

大田松本

起亚山

感谢您的更新。
好的、我们明白了。


以防万一、请告诉我们 您捕获的波形。
是否可以使用持久性模式(覆盖、30秒内)进行捕获？  
因为我们的客户采用 了持久性模式。


此外、是否可以让我们知道您的测量条件？(示波器和证明)
如果包含机密内容、您能否在 E2E 上使用私人消息发送这些内容？
因为、我们怀疑客户 的测量条件是否应该满足。  

客户使用 LMK05318EVM (不带-B)。
我们认为-B 和 null 之间的函数没有区别。
我们假设有不同的跳线设置和电源。  
正确吗？


我们非常感谢您的帮助！

此致、

大田松本

起亚山

感谢您的回复！

捕获是在启用持久性的情况下进行的、测量是在连接到 Tektronix 示波器的 LMK05318EVM 板上进行的。
->以防万一、是"LMK05318EVM"还是 LMK05318BEVM？
  然后，跳线设置是默认设置，对吧？

是否可以让我们知道示波器并进行证明？

此致、

大田松本

起亚山

我们发现了客户设置增加抖动的原因。
PFD 频率= 138.8888888888888MHz
VCO 频率= 5500MHz
在这种情况下、小数 N 分频器应为39.6。
使用 RunScript 、分数 N 分频器为39.59999642372131
因此、我们对其进行了修改、波形得到了证明。


但是、我们还有另一个问题。

客户希望使用 LMK05318了解以下内容；  
REF 50MHz ->输出148.5MHz、采用 VCO1级联模式。  

参考50MHz ->  APLL1 BAW2500MHz ->  APLL2 LCVCO 5643MHz -> 148.5MHz

在本例中、BAW 频率是固定的2.5GHz。
LMK05318无法配置 APLL2的分母。

是否可以进行配置？
我们假设 APLL2的分数 N 分频器的值不正确。 因此 、不正确的值也会增加抖动。
在这种情况下、是否需要使用 LMK05318B？

此致、

大田松本