您好
我可以对 AM625 DDRSS 有一些疑问吗？
--
问题1：
我认为 AM62 DDRSS 有两个芯片选择引脚。
在硬件中、如果我们并行连接2GB DDR4 x2并使用 CS 引脚、处理器可以看到4GB DDR4存储器空间吗？
--
问题2：
如果我们将设计为 Q1、那么我们应该更改 SBL 中的初始化函数吗？
--
问题3：
在 Q2评估中、我们应该更改器件驱动器？
--
谢谢。
GR
您好、James：
感谢您的支持。
我理解 DDRSS 数据总线不能是 spilit。
因此、我的客户希望构建4GB DDR4、
AM62是否允许该结构？
此致、
GR
不可以、该图拆分了数据总线、这是不允许的。 例如、您可以连接2个 MT40A2G8 TwinDie 器件、每个数据字节一个、类似于 DDR 布局的第2.3.2节中的图应用手册： https://www.ti.com/lit/pdf/sprad06
我对下面的图进行了修改、以演示连接
此致、
詹姆斯
您好、James：
感谢您的支持。
我有重新编排图。
我发现"允许的配置是1 X 16位或2 X 8位。 1 x 8位配置不是有效配置"
在7.2存储器中、
https://www.ti.com/lit/an/sprad05a/sprad05a.pdf
这是不是意味着2等级 DDR 只允许 x8总线模式存储器？
如何使用 x16宽 DDR 实现2列 DDR？
此致、
GR
