请问，JESD204B分配到发送端和接收端的器件时钟和SYSREF必须保持严格相位关系吗？

大家好！我在使用lmk04828evm开发板，自己使用外部的fpga板输入spi的三线进行lmk04828的寄存器读写，spi读写时序严格按照lmk04828的datasheet来的，fpga的sdio设置为双向管脚，现在的问题是为什么每次我写一次寄存器，或几毫秒再读这个寄存器，总是没有回读信号呢，示波器显示为高阻，如图所示的后8bit，郁闷很久了，希望高手点拨下，感谢！！

R0 (INIT) 0x80160180
R0 0x80140180。 晶振100M,输出3G, PLL2输出。 用软件得到R0, 怎么有两个R0? 写入哪个？ 谢！

配置lmk芯片，但是PLL1一直无法锁定，pll1的鉴相频率时1M，环路滤波参考 clock design的设计焊接，但是PLL1一直没有锁定，这是为什么呢？？？？

TI工程师：

      您好！想向您咨询一下LMK04828的问题，LMK04828具有级联PLL的功能，来更好的实现jitter cleaner
但是，如果使用级联PLL的话：CLKIN --> PLL1 --> VCOX --> PLL2,这样不论CLKIN是多少，PLL2输入的频率始终是和VCOX的频率相关的；
例如：CLKIN = 200M ;VCOX …

项目中使用LMK00301时钟buffer，使用场景如下：选择CLK0作为时钟输入，A和B bank的10组差分对全部使用，输出电平标准为LVPECL，短接电阻为150欧姆，现在需要计算其理论功耗，IOUT_LOAD如何计算？谢谢！

如题，现在多块板卡分别布有LMK04828，但多片LMK04828的输出需要同步，请问在电路设计上需要怎么做？是要对SYNC引脚互连起来么？大神指点一下。

我想要通过OSCout输出一路sysref的时钟，更改FB_MUX，FB_MUX_EN寄存器，设置sysref continous模式， 并打开了SYNC\sysref的相关设置  但是输出没有波形，

你好，我们想用LMK04828产生单个脉冲的sysref信号做204b的同步，但是发现一个奇怪的现象，就是sysref不管工作在哪种模式，在配置完成的一段时间内，都会出现先出现一堆毛刺，最终一直保持高电平，此时不管如何触发，也不会再产生sysref脉冲，具体的现象可以参考下图，谢谢！另：即使我配置sysref一直为低电平，最终也还会经过一堆毛刺之后，保持高电平。

TI员工：

       你好，我想配置LMK04828芯片，哪个软件能进行寄存器设置？如果不配置，上电芯片有默认输出吗！谢谢

如题，设计需要把频率为100MHz占空比为50%的正弦波和频率为1MHz占空比为50%的方波同步信号分别分成各6路共12路输出（频率不变），想用LMK04828实现，请问是否支持？谢谢！

目前用到一块arria 10 soc的开发板，上面有颗LMK04828芯片不知道如何配置。

应用需求是fpga从光口transceiver里面恢复出的时钟想要输出给LMK04828减小jitter后再送回fpga使用

下载安装CodeLoader 4，系统是win7 64位，port setup那里usb是灰色的，用示波器量也是软件不管怎么改参数，输出时钟没有变化

本人是做verilog开发的…

lmk04828如何实现每次上电重配后通道间的相位关系保持不变？

是否利用0_delay功能和sync功能可以实现？是的话如何设置？项目紧急，希望TI同事多多支持，谢谢

配置图见附件，PLL1 power down ,PLL2的参考时钟为250M，鉴相频率为125M，将PLL1 LD和PLL2 LD 分别设置为 PLL2 N 和PLL2 R ，频率分别为125.8MH和125Mhz,

 lmk04828 输入可以差分LVDS电平输入？

目前我在进行多板ADC采集同步的设计，计划使用LMK04828,输入40MHz时钟，LMK04828使用单环0-delay模式，输出时钟345MHz，按照我目前的理解，如果不依靠同步信号，仅使用0-delay模式，无法达到多板间输出的345MHz时钟同步的效果。而如果使用外部提供的同步信号，那么多板间的同步信号的建立时间的不稳定，也会导致输出时钟相位每次配置后都不一致。不知道我的理解是否正确，如何设计能够达到多板间时钟同步的要求…

我们的需求是使用ADC12J4000实现4GHz采样，ADC12J4000的采样率为输入时钟频率，参考板上使用了TRF3765+LMK04828，使用TRF3765作为LMK04828的时钟输入，看了LMK04828的资料，发现其输入时钟的最大频率为3100MHz，那么这个方案是无法实现4GHz采样的。是这样吗？

如果这样的话，有没有另外的方案可用于ADC12J4000的时钟方案呢…

你好，我买了一块贵公司的LMK04828开发板；在codeloader4上想把它配置成0-delay模式，直接更改寄存器，但是没有配置成功，请问你们有配置的例程吗

LMK04828 使用单PLL 2，PLL1被PD了，设置成0-delay mode，用clock Design tool 调整了环路，但是还不能lock，是不是0-delay必须用双PLL？，0-delay模式需要注意什么？

我想請教一下如何用codeload配置我的時鐘, 具體情況是這樣的:

我的PC和USC2ANY呈現聯結狀態,但是我無法使用SPI去設置我的寄存器, 無論我怎麼load device都沒有反應, 所以我懷疑是不是SPI聯接根本沒有建立. 于是我在網上找到了下面的圖:

圖上表示我需要聯接pin3(SCLK), pin5(GND), pin7(MOSI)只寫不讀, pin9(CS) 到 LMK上, 請問我的理解是對的嗎? 還有codeload的port set up是怎麼一回事, 關于我的配置需要怎麼設置…

你好，参考了两个LMK04828的评估板，原理图中的VCXO振荡器都是六个引脚的，两路输出，为什么到最后板子却采用了一个四个引脚的振荡器，只有一路输出了呢？是原理图有误吗？还是其他原因。谢谢！

其中锁相源要求每个源输出信号之间每次开机后相位差要确定。由一个10MHz晶振等相功分上万路后，分别提供给每个锁相源做参考。经过选型，感觉TI的LMK04828能实现这个功能。他的实现原理大概是：将输出信号相位与参考相位做反馈比较，实现输出与参考时钟相差固定。那么多个源以同一个参考为基准即可做到所有源相位差固定。

请问下对于该使用时需要注意哪些问题？还有个问题：这块片子在输出2550MHz时的相位噪声如何。-105dBc…

想请教各位，1、ADC的Device CLK1，FPGA的Device CLK2以及SYSREF各设置为多少MHz的频率？

ADC的Device CLK1是否可以设置成ADC的采样频率或者采样频率的整数倍？FPGA的Device CLK2呢？

SYSREF和Device CLK是什么样的关系，和ADC的采样频率，多少lane，采样位数等都有关系么？

2，LMK04828的时钟输入问题？

比如AFE58JD18这种ADC…

请问：

    我们遇到了，当配置输出分频比为1时，输出的时钟频率不对的问题。

    我们使用的是LMK04828的评估模块，通过CodeLoader配置。Analog Delay Select 选择的是Divider only。第二级VCO的输出频率锁定在3066MHz左右。如果配置输出分频比为2，倒是能得到1533MHz的时钟，这是正确的。如果配置输出分频比为1，输出频率则变为95MHz多，即32倍分频的结果…