工具与软件:
VCO 输出在3.2GHz 至6.4GHz 的完整范围内可以获得良好的相位噪声和输出功率…
我想使用DDS的输出频率作为PLL的参考信号激励PLL,把PLL当成倍频器使用产生5.8GHz-6GHz的chirp信号,DDS的输出频率在180MHz-190MHz,分频器N为32,DDS的频率步进精度很细(Hz级别),想知道总的调频周期以及锁存一个频率点的时间,数据手册和仿真软件并没有调频锁存时间的计算,请问我该如何进行研究呢,VCO校准又需不需要时间呢,请问时间是多少,我需要知道这些时间
I want to use the output frequency…
https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1327999/lmx2572…
大家好、
在不使用 SPI 通信期间、是否可以将 CSB 保持为低电平?
此致、…